EDA技术（第2版）（高职高专电子信息专业系列教材）
定 价：34 元
- 作者：吴翠娟、武艳、徐进
- 出版时间：2016/7/21
- ISBN：9787302429678
- 出 版 社：清华大学出版社
- 中图法分类：TN702
- 页码：213
- 纸张：胶版纸
- 版次：2
- 开本：16K
本书共6个项目，分别为认识EDA技术及可编程逻辑器件；全加器电路设计；三人多数表决器电路的VHDL设计；简易8路抢答器电路设计；计时器电路设计；交通灯控制器电路设计计。项目的设置从简到繁，从原理图设计到VHDL设计，系统介绍CPLG/FPGA的设计开发过程。
本书可作为高职高专院校电子信息类专业的“电子CAD”和“EDA技术”课程的教材或课程设计指导书。
（1）普通高等教育“十一五”国家规划教材、“十二五”江苏省高等学校重点教材。
（2）实践型教材，以Quartus II为设计开发平台，附MAX+plus II设计开发平台的使用简介；项目导向、任务驱动，轻松实施“教、学、做”一体化。
（3）完备的多媒体课件、任务设计源文件等教材资源。
项目1认识EDA技术及可编程逻辑器件
任务1.1认识EDA技术
1.1.1EDA技术的发展历程
1.1.2EDA常用软件
任务1.2认识可编程逻辑器件
1.2.1可编程逻辑器件分类
1.2.2可编程逻辑器件的发展
1.2.3可编程逻辑器件主要生产厂商及典型器件
1.2.4可编程逻辑器件的基本结构
1.2.5Altera公司的可编程逻辑器件
项目24位全加器电路设计
任务2.11位全加器的图形设计输入
2.1.1开发工具Quartus Ⅱ简介
2.1.2PLD的设计开发流程
2.1.31位全加器的图形设计输入
任务2.21位全加器的设计编译与仿真
2.2.1PLD的设计编译与设计仿真
2.2.21位全加器的设计编译
2.2.31位全加器的设计仿真
任务2.31位全加器的硬件设计
2.3.1PLD的设计编程与配置
2.3.21位全加器的电路结构
2.3.31位全加器的设计下载
2.3.41位全加器的硬件设计与验证
任务2.44位全加器的层次化图形设计
2.4.1底层电路图形符号的创建与调用
2.4.24位全加器的层次化图形设计输入
2.4.34位全加器的设计编译与功能仿真
2.4.44位全加器的硬件电路与实现
2.4.54位全加器电路设计中总线的应用
项目33人多数表决器电路的VHDL设计
任务3.1认识VHDL语言
3.1.1VHDL语言的程序结构
3.1.2VHDL的数据结构
3.1.3全加器的VHDL实体描述
任务3.2基本门电路的VHDL设计
3.2.1VHDL的结构体描述方式
3.2.2信号赋值语句
3.2.3基本门电路的VHDL设计
任务3.33人多数表决器电路设计
3.3.13人多数表决器的逻辑行为
3.3.23人多数表决器的设计
3.3.33人多数表决器的硬件电路设计与实现
项目4简易8路抢答器电路设计
任务4.1编码器的VHDL设计
4.1.1进程(PROCESS)语句
4.1.2IF语句
4.1.3普通编码器的VHDL设计
4.1.4优先编码器的VHDL设计
任务4.2译码器的VHDL设计
4.2.1变量说明与赋值语句
4.2.2CASE语句
4.2.3普通译码器
4.2.4显示译码器
任务4.3抢答组号显示电路的设计
4.3.1抢答组号显示电路的结构
4.3.2抢答组号显示电路的FPGA设计
4.3.3抢答组号显示电路的硬件电路与实现
任务4.4锁存器的VHDL设计
4.4.1时钟信号的表示方法
4.4.2锁存器的VHDL设计
4.4.3常用触发器的VHDL设计
任务4.5简易8路抢答器的设计
4.5.1抢答组号1~8的显示电路的FPGA设计
4.5.2简易8路抢答器的FPGA设计
4.5.3简易8路抢答器的硬件设计与实现
项目5计时器电路设计
任务5.1计数器的VHDL设计
5.1.1计数器设计相关概念
5.1.2加计数器的VHDL设计
5.1.3减计数器的VHDL设计
5.1.4可逆计数器的VHDL设计
5.1.5计时器中计数器的VHDL设计
任务5.2秒脉冲产生电路的VHDL设计
5.2.1固定分频器的VHDL设计
5.2.2可预置分频器的VHDL设计
5.2.3占空比为50%的分频器VHDL设计
5.2.4秒脉冲产生电路的VHDL设计
任务5.3动态扫描显示电路的设计
5.3.1块结构BLOCK语句
5.3.2位码信号产生电路的VHDL设计
5.3.3显示数据选择器的VHDL设计
5.3.4动态扫描显示电路的FPGA设计
5.3.5动态扫描显示电路的硬件设计
任务5.4计时器电路的设计
5.4.1元件例化语句
5.4.2计时器电路的结构描述设计
5.4.3计时器电路的硬件电路与实现
项目6交通灯控制器电路设计
任务6.1有限状态机的VHDL设计
6.1.1有限状态机的基本结构
6.1.2有限状态机的VHDL进程结构
6.1.3用户自定义数据类型定义语句
6.1.4串行数据检测器有限状态机的VHDL设计
任务6.2有限状态机的图形化设计
6.2.1有限状态机的图形化设计步骤
6.2.2串行数据检测器有限状态机的图形化设计
任务6.3交通灯控制器的VHDL设计
6.3.1交通灯控制器的状态转换图
6.3.2倒计时电路的设计
6.3.3倒计时显示电路的设计
6.3.4交通灯控制器主控电路的设计
6.3.5交通灯控制器的FPGA设计
附录全加器的MAX+plusⅡ平台设计开发
参考文献
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